HeXin Timer
静态时序分析(STA)工具
完整的STA功能特性
支持工业标准设计格式、设计约束和标准单元库，无缝融入您现有的EDA流程。提供多种类型排序和删选方式的时序路径报告，迅速定位性能瓶颈或余量
时钟特性
- 支持多时钟设计, 自定义波形，multi-source
- 支持多级生成时钟，sequential/combinational，自动波形计算
- 理想时钟：支持自定义latency，transition等
- 时钟属性：propagation, uncertainty, jitter, 异步时钟特性
支持标准时序约束
- IO约束：input delay/transition, driving cell, output delay/load
- Exception约束：false path和multi-cycle path
- 其他常见约束：derating, disable timing, case analysis等
- 约束检查：setup/hold, recovery/removal, MP/MPW，nochange等
时序更新
- 支持多线程并行graph-based analysis(GBA)
- 支持variation(mean + n * sigma)
- 公共时钟路径悲观移除
- 支持incremental analysis
路径报告
- 全设计或指定endpoints的时序路径slack排序，支持slack范围
- 支持对于clock group指定数量，对于endpoint指定数量
- 路径级variation悲观移除
- Path-based analysis(PBA)悲观移除
设计分析/报告
- Global violation/slack全局时序信息
- Case analysis的来源和去向报告
- 详细延迟计算和寄生参数参数报告
- 电路中cell, net, pin/port, lib, clock等对象属性报告
进阶功能
- 时序约束合理性检查, DRC检查
- 网表编辑功能： 增加，移除，替换电路元素
- 时序模型抽取
- 时序路径SPICE网表生成